Ddr4

Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4Ddr4